[뉴스비전e 정윤수 기자] 저전력 고효율을 지향하면서, 삼성전자, SK하이닉스, 인텔 등 반도체 업계의 나노 경쟁이 한창이다.
삼성전자 파운드리 사업부는 TSMC에 퀄컴 등의 고객사의 칩물량 위탁을 빼앗긴뒤 7나노 공정을 기반으로 6나노로 직행하겠다는 계획을 수립하기도 했다.
이는 배선폭을 미세화하면서 원가는 낮추고, 전력효율은 높이겠다는거다.
그러나 미세공정으로 가면서 해결해야 할 점으로 과도전력이 부각되고 있다.
특히 칩, 패키지, 시스템 전반에 설계과정에서부터 과도전력을 해결해야 한다는 점에서, 이와 관련한 기술은 반도체 제조사들의 경쟁력을 판가름할 또 하나의 기준으로 떠오르고 있다.
▲설계단계때부터 고심하게 하는 과도전력
과도전력은 회로 안의 요소나 전원에 변화가 생겼을 때 정상 전류로 되기 전까지 흐르는 전류를 말한다.
과도 전력은 10 / 7nm에서 훨씬 더 문제가 되고 있다. 누설로 인한 전력 문제, 동적 전력 제어를 위한 다양한 전력관리 기술, 누설 전류 차단 등에 이어 또 하나의 복잡한 문제가 되는게 과도전력이다.
임계값 전압은 이미 한계를 넘어서고 있는데다가, 파운드리 경쟁이 치열해 지면서, 마진은 갈수록 줄고 있다.
반도체 업계에 따르면, 과도전력은 단일 사이클(SC) 과 다중사이클(MC) 등 여러 단계에서 발생한다.
단일 사이클에서 과도전력이 발생하는 경우는 이로 인해 데이터가 통로를 지나가는 '데이터패스' 과정에서 '주파잡음'과 셀수준의 동적 '전압강하(DVD)'를 유발한다.
반도체설계기업 테크라테크는 회사의 기술설명서에서 "클럭 스캐쥴링과 칩 단에서의 전원 전달 네트워크를 물리적으로 최적화함으로써, 피크파워를 줄일 수 있다"고 밝혔다.
반대로 멀티 사이클의 과도전류는 소음의 빈도수는 적지만, 클럭과 전원 유입으로 인해 더 악화된다는 설명이다.
▲칩/패키징/시스템 각 단계별 검증작업으로도 부족... 프로파일링 기술이 결국 성공 '가늠자'
"설계자는 다양한 사용 시나리오를 위해 과도전력의 파형을 분석하여 칩이 측면 채널 공격에 취약하지 않도록 해야합니다. 이 모든 경우에 있어서 빠르고 정확한 과도전력 분석은 설계 최적화 및 검증의 핵심입니다."
임베디드 설계 기업 'Baum'의 기술설명서에서, 앤디 래드 (Andy Ladd) 사장은 이와 같이 강조했다.
이와 같은 과도전력을 해결하기 위해서는 적어도 칩, 패키지, 시스템 등 모든 단계에서의 검증작업이 요구된다.
우선 칩 설계부터 과도현상을 처리할 수 있도록 설계해야 한다.
또 패키지 레벨의 전압강하에 영향을 미치는 설계도 필요하다. 칩에 벡터가 있는 수백 가지의 전압 변경 덤프 또는 고속 신호 데이터베이스를 시뮬레이팅 하는 과정도 과도전력을 해결하는데 도움이 된다.
그러나 반도체 엔지니어들은 모든 계획을 세우더라도 오류는 발생하는 것으로 보고 있다.
결국 이처럼 차세대 플랫폼을 통해 과도전력을 프로파일링 하고 벡터를 식별하는 기술이 나노경쟁에서의 차별성을 가름하는 또 하나의 기준점으로 대두되고 있다.
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